High-Level Design for Digital Systems

วันอาทิตย์ที่ 17 พฤษภาคม พ.ศ. 2558

lab 4.3

การทดลองที่ 4.3

ใช้ IP core สำหรับ 16x2 LCD ที่มีอยู่บนบอร์ด FPGA

วิธีการทดลอง

1) สร้างวงจรดิจิทัลเพื่ออ่านค่าจาก 4x4 keypad แล้วแสดงผลด้วย LEDs
2) สร้างวงจรดิจิทัลเพื่อส่งตัวอักษร 'a' ผ่าน UART ไปยังคอมพิวเตอร์ เมื่อกดปุ่มแล้วปล่อยในแต่ละครั้ง โดยใช้ค่า baudrate เท่ากับ 9600 (เน้นส่งข้อมูลไบต์จาก FPGA ไปยังคอมพิวเตอร์เท่านั้น ยังไม่ต้องรับข้อมูล)
3) ใช้ IP core สำหรับ 16x2 LCD ที่มีอยู่บนบอร์ด FPGA เพื่อแสดงข้อความ "Hello World!"

รายการอุปกรณ์

1. บอร์ด FPGA (Altra WARRIOR CYCLONE 3 EP3C10E144C) 1 บอร์ด

2. Byte Blaster II Cable หรือ USB Blaster Cable 1 ชุด
3.เครื่องคอมพิวเตอร์ 1 เครื่อง

แนวทางการออกแบบ

โค้ด VHDL

library ieee;
use ieee.std_logic_1164.all;

entity lcd16x2_hello is
  port (
    clk    : in  std_logic;
    lcd_e  : out std_logic;
    lcd_rs : out std_logic;
    lcd_rw : out std_logic;
    lcd_db : out std_logic_vector(7 downto 4));

end entity lcd16x2_hello;

architecture behavior of lcd16x2_hello is

-- 
  signal timer : natural range 0 to 100000000 := 0;
  signal switch_lines : std_logic := '0';
  signal line1 : std_logic_vector(127 downto 0);
  signal line2 : std_logic_vector(127 downto 0);
  signal line3 : std_logic_vector(127 downto 0);
  signal line4 : std_logic_vector(127 downto 0);

-- component generics
  constant CLK_PERIOD_NS : positive := 10;  -- 100 Mhz

-- component ports
  signal rst          : std_logic;
  signal line1_buffer : std_logic_vector(127 downto 0);
  signal line2_buffer : std_logic_vector(127 downto 0);
  signal line3_buffer : std_logic_vector(127 downto 0);
  signal line4_buffer : std_logic_vector(127 downto 0);

begin  -- architecture behavior

-- component instantiation
  DUT : entity work.lcd16x2
    generic map (
      CLK_PERIOD_NS => CLK_PERIOD_NS)
    port map (
      clk          => clk,
      rst          => rst,
      lcd_e        => lcd_e,
      lcd_rs       => lcd_rs,
      lcd_rw       => lcd_rw,
      lcd_db       => lcd_db,
      line1_buffer => line1_buffer,
      line2_buffer => line2_buffer);

rst <= '0';

-- see the display's datasheet for the character map
  line1(127 downto 120) <= X"20"; 
  line1(119 downto 112) <= X"20";
  line1(111 downto 104) <= X"48";  -- H
  line1(103 downto 96)  <= X"65";  -- e
  line1(95 downto 88)   <= X"6c";  -- l
  line1(87 downto 80)   <= X"6c";  -- l
  line1(79 downto 72)   <= X"6f";  -- o
  line1(71 downto 64)   <= X"20";
  line1(63 downto 56)   <= X"57";  -- W
  line1(55 downto 48)   <= X"6f";  -- o
  line1(47 downto 40)   <= X"72";  -- r
  line1(39 downto 32)   <= X"6c";  -- l
  line1(31 downto 24)   <= X"64";  -- d
  line1(23 downto 16)   <= X"21";  -- !
  line1(15 downto 8)    <= X"20";
  line1(7 downto 0)     <= X"20";
  
  line2(127 downto 120) <= X"20";
  line2(119 downto 112) <= X"20";
  line2(111 downto 104) <= X"20";
  line2(103 downto 96)  <= X"20"; 
  line2(95 downto 88)   <= X"20"; 
  line2(87 downto 80)   <= X"20"; 
  line2(79 downto 72)   <= X"20"; 
  line2(71 downto 64)   <= X"20"; 
  line2(63 downto 56)   <= X"20"; 
  line2(55 downto 48)   <= X"20"; 
  line2(47 downto 40)   <= X"20"; 
  line2(39 downto 32)   <= X"20"; 
  line2(31 downto 24)   <= X"20";
  line2(23 downto 16)   <= X"20";
  line2(15 downto 8)    <= X"20";
  line2(7 downto 0)     <= X"20";
  
  line3(127 downto 120) <= X"20";
  line3(119 downto 112) <= X"20";
  line3(111 downto 104) <= X"20";
  line3(103 downto 96)  <= X"4D"; --M
  line3(95 downto 88)   <= X"6f"; --o
  line3(87 downto 80)   <= X"6f"; --o
  line3(79 downto 72)   <= X"77"; --w
  line3(71 downto 64)   <= X"61"; --a
  line3(63 downto 56)   <= X"6E"; --n
  line3(55 downto 48)   <= X"20";
  line3(47 downto 40)   <= X"20"; 
  line3(39 downto 32)   <= X"20";
  line3(31 downto 24)   <= X"20";
  line3(23 downto 16)   <= X"20";
  line3(15 downto 8)    <= X"20";
  line3(7 downto 0)     <= X"20";
  
  line4(127 downto 120) <= X"20";
  line4(119 downto 112) <= X"20";
  line4(111 downto 104) <= X"20";
  line4(103 downto 96)  <= X"20"; 
  line4(95 downto 88)   <= X"20"; 
  line4(87 downto 80)   <= X"20"; 
  line4(79 downto 72)   <= X"20"; 
  line4(71 downto 64)   <= X"20"; 
  line4(63 downto 56)   <= X"20"; 
  line4(55 downto 48)   <= X"57"; --W
  line4(47 downto 40)   <= X"61"; --a
  line4(39 downto 32)   <= X"74"; --t
  line4(31 downto 24)   <= X"20";
  line4(23 downto 16)   <= X"20";
  line4(15 downto 8)    <= X"20";
  line4(7 downto 0)     <= X"20";

line1_buffer <= line3 when switch_lines = '1' else line1;
  line2_buffer <= line4 when switch_lines = '1' else line2;
  --line3_buffer <= line1 when switch_lines = '1' else line3;

-- switch lines every second
  process(clk)
  begin
    if rising_edge(clk) then
      if timer = 0 then
        timer <= 100000000;
        switch_lines <= not switch_lines;
      else
        timer <= timer - 1;
      end if;
    end if;
      
  end process;
end architecture behavior;

ผลการทดลอง

รูปเมื่อให้ FPGA แสดงผล LCD

lab 4.2

การทดลองที่ 4.2

สร้างวงจรดิจิทัลเพื่อส่งตัวอักษร 'a' ผ่าน UART

รายการอุปกรณ์

1. บอร์ด FPGA (Altra WARRIOR CYCLONE 3 EP3C10E144C) 1 บอร์ด

2. Byte Blaster II Cable หรือ USB Blaster Cable 1 ชุด
3.เครื่องคอมพิวเตอร์ 1 เครื่อง

แนวทางการออกแบบ

โค้ด VHDL

library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;

entity uart is 
 port(
  clk : in std_logic;
  pb_in : in std_logic;
  outp : out std_logic
 );
end uart;

architecture behave of uart is
 type state is (IDLE,STARTBIT,LOAD_DATA,ENDBIT);
 signal Next_state : state := IDLE;
 signal counter,i,index : integer :=0;
 signal tmp : std_logic;
 signal data : std_logic_vector(7 downto 0):="00111100"; --example data
begin
process (clk)
begin 
 if rising_edge(clk) then
  case Next_state is
   when IDLE =>
    tmp <= '1';
    if pb_in = '0' then
       i <= i+1;     
    else 
       if i > 1000 then --normal USER reactive
        Next_state <= STARTBIT;
     end if;
     i <= 0;
    end if;
   when STARTBIT =>
       counter <= counter+1;
     if counter < 5200 then --50MHz/9600baudrate per 1 bit 
     tmp <= '0';
     else
       counter <= 0;
     Next_state <= LOAD_DATA;
     end if;
   when LOAD_DATA =>
    if data(index) = '1' then
     if counter < 5200 then 
      tmp <= '1';     
      counter <= counter+1;
     else
      counter <= 0;
      index <= index + 1;
      Next_state <= ENDBIT;
     end if;
    elsif data(index) = '0' then
     if counter < 5200 then 
      tmp <= '0';
      counter <= counter+1;
     else
      counter <= 0;
      index <= index + 1;
      Next_state <= ENDBIT;
     end if;
    end if;
   when ENDBIT => 
      if (index = 8) then
       index <= 0;
     counter <= counter+1;
     if counter < 5200 then
      tmp <= '1';
     else
      counter <= 0;
      Next_state <= IDLE;
     end if;
    else
     Next_state <= LOAD_DATA;
    end if;
   end case; 
 end if; 
end process;
outp <= tmp;
end behave;

ผลการจำลองการทำงาน Model Sim

ผลการทดลอง

รูปแสดงสัญญาณที่ถูกส่งผ่าน UART เมื่อปุ่มถูกกด

รูปแสดงสัญญาณที่ถูกส่งผ่าน UART เมื่อปุ่มถูกกด (แบบ zoom)

ข้อความที่คอมพิวเตอร์ได้รับ

วันจันทร์ที่ 23 มีนาคม พ.ศ. 2558

lab 4.1

การทดลองที่ 4.1

การสร้างวงจรดิจิทัลเพื่ออ่านค่าจาก keypad 4x4 และแสดงผล

รายการอุปกรณ์

1. บอร์ด FPGA (Altra WARRIOR CYCLONE 3 EP3C10E144C) 1 บอร์ด

2. Byte Blaster II Cable หรือ USB Blaster Cable 1 ชุด
3. 4x4 keypad 1 ชุด
4.เครื่องคอมพิวเตอร์ 1 เครื่อง

แนวทางการออกแบบ

การแสดงค่าที่ได้จากการอ่านค่า keypad จะต้องกำหนดตัวแปรเพื่อทำหน้าที่ตรวจสอบว่าปุ่มใดบน keypad ถูกกด โดยทำการวน loop เช็กตาม row และ column เมื่อปุ่มถูกกด FPGA ก็จะรับข้อมูลมาแสดงด้วย LEDs เป็นเลขฐานสอง

โค้ด VHDL

library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;

entity keypad is 
 port(
  clk : in std_logic;
  pb_in : in std_logic_vector (0 to 3);
  keypad_row : out std_logic_vector (0 to 3);
  outp : out std_logic_vector (7 downto 0)
 );
end keypad;

architecture behave of keypad is
 type state is (S0,S1,S2,S3);
 signal Next_state : state := S0;
 --signal ROW : std_logic_vector (0 to 3):="0000";
 signal counter,i : integer :=0;
 signal pre_outp : std_logic_vector(7 downto 0):="00000000";
begin
process (clk)
 begin 
 if rising_edge(clk) then
  case Next_state is
   when S0 =>
    counter <= counter+1;
      if counter < 500000 then 
     keypad_row <= "1000";
    else    
     for i in 0 to 3 loop
      if pb_in(i) = '1' then
       if(i=0) then
        pre_outp <= "00000001";
       elsif(i=1) then
        pre_outp <= "00000010";
       elsif(i=2) then
        pre_outp <= "00000011";
       else
        pre_outp <= "00001100";
       end if;
      end if;    
     end loop;
     counter <= 0;
     Next_state <= S1;     
    end if;
   when S1 =>
    counter <= counter+1;
      if counter < 500000 then 
     keypad_row <= "0100";     
    else
     for i in 0 to 3 loop
      if pb_in(i) = '1' then
       if(i=0) then
        pre_outp <= "00000100";
       elsif(i=1) then
        pre_outp <= "00000101";
       elsif(i=2) then
        pre_outp <= "00000110";
       else
        pre_outp <= "00001101";
       end if;
      end if;    
     end loop;
     counter <= 0;
     Next_state <= S2;     
    end if;
   when S2 =>
    counter <= counter+1;
      if counter < 500000 then 
     keypad_row <= "0010";     
    else
     for i in 0 to 3 loop
      if pb_in(i) = '1' then
       if(i=0) then
        pre_outp <= "00000111";
       elsif(i=1) then 
        pre_outp <= "00001000";
       elsif(i=2) then
        pre_outp <= "00001001";
       else
        pre_outp <= "00001110";
       end if;
      end if;    
     end loop;
     counter <= 0;
     Next_state <= S3;     
    end if;
   when S3 =>
    counter <= counter+1;
      if counter < 500000 then 
     keypad_row <= "0001";     
    else
     for i in 0 to 3 loop
      if pb_in(i) = '1' then
       if(i=0) then
        pre_outp <= "00001010";
       elsif(i=1) then
        pre_outp <= "11000000";
       elsif(i=2) then
        pre_outp <= "00001011";
       else
        pre_outp <= "00001111";
       end if;
      end if;    
     end loop;
     counter <= 0;
     Next_state <= S0;     
    end if;
   end case; 
 end if; 
end process;
outp <= pre_outp;
end behave;

ผลการทดลอง

1.1 แสดงผลผ่าน LED

รูปการต่อวงจร

วันจันทร์ที่ 23 กุมภาพันธ์ พ.ศ. 2558

lab 2

การทดลองที่ 2

ออกแบบวงจรดิจิทัลควบคุมการทำงานของ RGB LED

วิธีการทดลอง

จงออกแบบวงจรดิจิทัลโดยใช้ภาษา VHDL สำหรับนำไปสร้างเป็นวงจรในชิป FPGA โดยวงจรดิจิทัลมี I/O ดังนี้
- CLK (input) มีความถี่ 50MHz ใช้สำหรับกำหนดจังหวะการทำงานของวงจรทั้งหมด (เป็นการออก แบบวงจรดิจิทัลแบบ Synchronous Design)

- RST_B (input) เป็นอินพุตสำหรับใช้รีเซตแบบ Asynchronous สำหรับการทำงานของวงจรโดย รวม (ทำงานแบบ Active-Low) ซึ่งได้จากวงจรปุ่มกด (Push Button)

- PB (input) เป็นอินพุตจากปุ่มกด 1 ปุ่ม ทำงานแบบ Active-low เพื่อใช้ในการเปลี่ยน สีของ WS2812 RGB LED จำนวน 1ดวง

- DATA (output) เป็นเอาต์พุตสำหรับนำไปควบคุมการทำงานของ WS2812 RGB LED เพียง 1 ดวง ซึ่งเป็นสัญญาณตาม ข้อกำหนดของชิป WS2812 เพื่อส่งข้อมูลจำนวน 24 บิต

พฤติกรรมการทำงานเป็นดังนี้
- เมื่อเริ่มต้นหรือกดปุ่มรีเซต (RST_B) จะทำให้ค่าสีเป็น 0x000000 (24 บิต) และส่งออกไป ยัง WS2812 RGB LED หนึ่งครั้ง

- เมื่อมีการกดปุ่ม PB แล้วปล่อยในแต่ละครั้ง จะมีการเปลี่ยนค่าสี 24 บิต แล้วส่งออกไปยัง RGB LED ใหม่หนึ่งครั้ง ตามลำดับดังนี้ 0x000000 -> 0x0000FF -> 0x00FF00 -> 0xFF0000 แล้ววนซ้ำ

แนวทางการออกแบบและทดสอบ

- ออกแบบวงจรโดยใช้ภาษา VHDL
- เขียน VHDL Testbench เพื่อทดสอบการทำงาน และจำลองการทำงาน
- ทดสอบการทำงานในบอร์ด FPGA แล้ววัดสัญญาณโดยใช้ออสซิลโลสโคป(ยังไม่ต้องต่อ วงจร RGB LED จริง)

- บันทึกผลและเขียนรายงานการทดลอง

รายการอุปกรณ์

1. บอร์ด FPGA (Altra WARRIOR CYCLONE 3 EP3C10E144C) 1 บอร์ด

2. Byte Blaster II Cable หรือ USB Blaster Cable 1 ชุด

3. ออปซิโลสโคป 1 เครื่อง

4. สายวัด Logic Analzer 1 ชุด

5. เครื่องคอมพิวเตอร์ 1 เครื่อง
6. RGB LED 1 ชุด

แนวทางการออกแบบ

จะต้องกำหนดให้การส่งค่าทั้ง 3 สัญญาณที่รับค่าจากปุ่มกดแต่ละปุ่มเป็นสัญญาณ PMW ที่ความถี่ 500 Hz เนื่องจากสัญญาณที่ส่งออกทาง output ทั้ง 3 สัญญาณ รูปแบบการส่งคือ จะส่งเป็น 24 บิตแบ่งเป็น 3 ชุด ชุดละ 8 บิตและเมื่อมีการกดปุ่มแล้วปล่อยในแต่ละครั้ง จะมีการเปลี่ยนค่าสี 24 บิตแล้วส่งออกไปยัง RGB LED ใหม่หนึ่งครั้ง ตามลำดับดังนี้ 0x000000 -> 0x0000FF -> 0x00FF00 -> 0xFF0000 แล้ววนซ้ำ และต้องมีการหน่วงเวลาของการกดปุ่ม ตัวเลขในการตรวจสอบเงื่อนไขจึงต้องกำหนดอย่างเหมาะสม

ผลการสังเคราะห์วงจร

Compilation Report

RTL View

ผลการทดลอง

วันเสาร์ที่ 14 กุมภาพันธ์ พ.ศ. 2558

ออกแบบวงจรดิจิทัล สร้างสัญญาณ PMW ควบคุมการทำงานของ RGB LED โดยใช้ภาษา VHDL

การทดลองที่ 1

ออกแบบวงจรดิจิทัล สร้างสัญญาณ PMW ควบคุมการทำงานของ RGB LED โดยใช้ภาษา VHDL

วิธีการทดลอง

จงออกแบบวงจรดิจิทัลโดยใช้ภาษา VHDL สําหรับนําไปสร้างเป็นวงจรในชิป FPGA โดยวงจรดิจิทัลมี I/O ดังนี้

- CLK (input) มีความถี่ 50MHz ใช้สําหรับกําหนดจังหวะการทํางานของวงจรทั้งหมด (เป็นการ

ออกแบบวงจรดิจิทัลแบบ Synchronous Design)

- RST_B (input) เป็นอินพุตสําหรับใช้รีเซตแบบ Asynchronous สําหรับการทํางานของวงจรโดยรวม

(ทํางานแบบ Active-Low) ซึ่งได้จากวงจรปุ่มกด (Push Button)

- PB[2:0] (input) เป็นอินพุตจากปุ่มกด 3 ปุ่ม ทํางานแบบ Active-low เพื่อใช้ในการเปลี่ยนค่า

Duty Cycle โดยเพิ่มทีละ 10 ในช่วง 0 ถึง 100 สําหรับสัญญาณ PWM(2:0) ที่มี 3 ช่องสัญญาณ

- PWM[2:0] (output) เป็นเอาต์พุตสําหรับนําไปควบคุมการทํางานของ RGB LED จํานวน 1 ดวง

พฤติกรรมการทํางานเป็นดังนี้

- เมื่อเริ่มต้นหรือกดปุ่มรีเซต RST_B ค่า PWM[2:0] จะเป็นลอจิก 0 ทัÊง 3 ช่องสัญญาณ และมีค่า

Duty Cycle สําหรับสัญญาณ PWM[i], i=0,1,2 เป็น 0

- เมื่อกดปุ่มใดๆ PB[i], i=0,1,2, แล้วปล่อยในแต่ละครั้ง จะเพิ่มค่า Duty Cycle ของสัญญาณ PWM

สําหรับช่องสัญญาณ i ทีละ 10 แต่ถ้าถึง 100 จะกลับไปเริ่มต้นที 0 ใหม่

- สัญญาณ PWM แต่ละช่อง ต้องมีความถี่เท่ากันและคงที่ และสามารถเลือกใช้ความถี่ได้ใน

ช่วง 500Hz ถึง 1kHz

แนวทางการออกแบบและทดสอบ

- ออกแบบวงจรโดยใช้ภาษา VHDL

- เขียน VHDL Testbench เพืÉอทดสอบการทํางาน และจําลองการทํางาน

- ทดสอบการทํางานในบอร์ด FPGA แล้ววัดสัญญาณโดยใช้ออสซิลโลสโคป

(ไม่ต้องต่อวงจร RGB LED จริง)

รายการอุปกรณ์

1. บอร์ด FPGA (Altra WARRIOR CYCLONE 3 EP3C10E144C) 1 บอร์ด

2. Byte Blaster II Cable หรือ USB Blaster Cable 1 ชุด

3. ออปซิโลสโคป 1 เครื่อง

4. สายวัด Logic Analzer 1 ชุด

5. เครื่องคอมพิวเตอร์ 1 เครื่อง

แนวทางการออกแบบ

จะต้องกําหนดให้การส่งค่าทั้ง 3 สัญญาณที่รับค่าจากปุ่มกดแต่ละปุ่มเป็นสัญญาณ PMW ที่ความถี่ 500 Hzเนื่องจากสัญญาณที่ส่งออกทาง output ทั่ง 3 มีการคํานวณและการกําหนดเงื่อนไขที่เหมือนกัน จึงใช้ตัวแปร array และ การวน loop มาช่วยในการเขียนโค้ด เพื่อให้ง่ายต่อการแก้ไข และทําความเข้าใจ ในส่วนของการกําหนดเงื่อนไขและการคํานวณ จะต้องกําหนดค่าของ Duty cycle ให้เพิ่มทีละ 10% จาก 0% จนถึง 100% และเมื่อถึง 100% แล้วจะวนกลับมาเป็น 0% เหมือนเดิมโดยใช้การกําหนดเงื่อนไข (if-else) ในส่วนต่อมาคือ การกดปุ่ม 1 ครั้งจะต้องมีการหน่วงเวลาของการกดปุ่ม ตัวเลขในการตรวจสอบเงื่อนไขจึงต้องกําหนดอย่างเหมาะสม

โค้ด VHDL

library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
entity RGBcontroller is
port(
CLK : in std_logic;
RST_B : in std_logic;
PB : in std_logic_vector (2 downto 0); 
PWM : out std_logic_vector (2 downto 0)); 
end RGBcontroller;
architecture behave of RGBcontroller is
----- DUTY ZONE -----
type tmp_count_color is array (2 downto 0) of integer; 
signal count_color,countemp : tmp_count_color:=(0,0,0);
signal count : integer := 0; 
signal st : std_logic_vector (2 downto 0):=('0','0','0'); 
begin
  process (CLK,RST_B) begin 
    if RST_B = '0' then 
      count_color <= (0,0,0); 
      countemp <= (0,0,0); 
      count <= 0; 
    elsif rising_edge(CLK) then 
      for i in 0 to 2 loop 
        if PB(i) = '0' then 
          if countemp(i)<1000000 then 
             countemp(i) <= countemp(i)+1; 
          else 
             countemp(i) <= 0;
             st(i) <='1'; 
          end if;
        elsif PB(i) = '1' and st(i) = '1' then 
          if(count_color(i) <100000 ) then 
             count_color(i) <= count_color(i)+10000; 
          else
             count_color(i) <= 0; 
          end if; 
        end if;
      end loop;
      if count = 100000 then 
        count <= 0; 
      else
        count <= count+1; 
      end if;
    end if;
  end process;
PWM(0) <= '1' when (count < count_color(0)) else '0';
PWM(1) <= '1' when (count < count_color(1)) else '0'; 
PWM(2) <= '1' when (count < count_color(2)) else '0'; 
end behave;

ผลการสังเคราะห์วงจร