High-Level Design for Digital Systems: พฤษภาคม 2015

การทดลองที่ 4.3

ใช้ IP core สำหรับ 16x2 LCD ที่มีอยู่บนบอร์ด FPGA

วิธีการทดลอง

1) สร้างวงจรดิจิทัลเพื่ออ่านค่าจาก 4x4 keypad แล้วแสดงผลด้วย LEDs
2) สร้างวงจรดิจิทัลเพื่อส่งตัวอักษร 'a' ผ่าน UART ไปยังคอมพิวเตอร์ เมื่อกดปุ่มแล้วปล่อยในแต่ละครั้ง โดยใช้ค่า baudrate เท่ากับ 9600 (เน้นส่งข้อมูลไบต์จาก FPGA ไปยังคอมพิวเตอร์เท่านั้น ยังไม่ต้องรับข้อมูล)
3) ใช้ IP core สำหรับ 16x2 LCD ที่มีอยู่บนบอร์ด FPGA เพื่อแสดงข้อความ "Hello World!"

รายการอุปกรณ์

1. บอร์ด FPGA (Altra WARRIOR CYCLONE 3 EP3C10E144C) 1 บอร์ด

2. Byte Blaster II Cable หรือ USB Blaster Cable 1 ชุด
3.เครื่องคอมพิวเตอร์ 1 เครื่อง

แนวทางการออกแบบ

โค้ด VHDL

library ieee;
use ieee.std_logic_1164.all;

entity lcd16x2_hello is
  port (
    clk    : in  std_logic;
    lcd_e  : out std_logic;
    lcd_rs : out std_logic;
    lcd_rw : out std_logic;
    lcd_db : out std_logic_vector(7 downto 4));

end entity lcd16x2_hello;

architecture behavior of lcd16x2_hello is

-- 
  signal timer : natural range 0 to 100000000 := 0;
  signal switch_lines : std_logic := '0';
  signal line1 : std_logic_vector(127 downto 0);
  signal line2 : std_logic_vector(127 downto 0);
  signal line3 : std_logic_vector(127 downto 0);
  signal line4 : std_logic_vector(127 downto 0);

-- component generics
  constant CLK_PERIOD_NS : positive := 10;  -- 100 Mhz

-- component ports
  signal rst          : std_logic;
  signal line1_buffer : std_logic_vector(127 downto 0);
  signal line2_buffer : std_logic_vector(127 downto 0);
  signal line3_buffer : std_logic_vector(127 downto 0);
  signal line4_buffer : std_logic_vector(127 downto 0);

begin  -- architecture behavior

-- component instantiation
  DUT : entity work.lcd16x2
    generic map (
      CLK_PERIOD_NS => CLK_PERIOD_NS)
    port map (
      clk          => clk,
      rst          => rst,
      lcd_e        => lcd_e,
      lcd_rs       => lcd_rs,
      lcd_rw       => lcd_rw,
      lcd_db       => lcd_db,
      line1_buffer => line1_buffer,
      line2_buffer => line2_buffer);

rst <= '0';

-- see the display's datasheet for the character map
  line1(127 downto 120) <= X"20"; 
  line1(119 downto 112) <= X"20";
  line1(111 downto 104) <= X"48";  -- H
  line1(103 downto 96)  <= X"65";  -- e
  line1(95 downto 88)   <= X"6c";  -- l
  line1(87 downto 80)   <= X"6c";  -- l
  line1(79 downto 72)   <= X"6f";  -- o
  line1(71 downto 64)   <= X"20";
  line1(63 downto 56)   <= X"57";  -- W
  line1(55 downto 48)   <= X"6f";  -- o
  line1(47 downto 40)   <= X"72";  -- r
  line1(39 downto 32)   <= X"6c";  -- l
  line1(31 downto 24)   <= X"64";  -- d
  line1(23 downto 16)   <= X"21";  -- !
  line1(15 downto 8)    <= X"20";
  line1(7 downto 0)     <= X"20";
  
  line2(127 downto 120) <= X"20";
  line2(119 downto 112) <= X"20";
  line2(111 downto 104) <= X"20";
  line2(103 downto 96)  <= X"20"; 
  line2(95 downto 88)   <= X"20"; 
  line2(87 downto 80)   <= X"20"; 
  line2(79 downto 72)   <= X"20"; 
  line2(71 downto 64)   <= X"20"; 
  line2(63 downto 56)   <= X"20"; 
  line2(55 downto 48)   <= X"20"; 
  line2(47 downto 40)   <= X"20"; 
  line2(39 downto 32)   <= X"20"; 
  line2(31 downto 24)   <= X"20";
  line2(23 downto 16)   <= X"20";
  line2(15 downto 8)    <= X"20";
  line2(7 downto 0)     <= X"20";
  
  line3(127 downto 120) <= X"20";
  line3(119 downto 112) <= X"20";
  line3(111 downto 104) <= X"20";
  line3(103 downto 96)  <= X"4D"; --M
  line3(95 downto 88)   <= X"6f"; --o
  line3(87 downto 80)   <= X"6f"; --o
  line3(79 downto 72)   <= X"77"; --w
  line3(71 downto 64)   <= X"61"; --a
  line3(63 downto 56)   <= X"6E"; --n
  line3(55 downto 48)   <= X"20";
  line3(47 downto 40)   <= X"20"; 
  line3(39 downto 32)   <= X"20";
  line3(31 downto 24)   <= X"20";
  line3(23 downto 16)   <= X"20";
  line3(15 downto 8)    <= X"20";
  line3(7 downto 0)     <= X"20";
  
  line4(127 downto 120) <= X"20";
  line4(119 downto 112) <= X"20";
  line4(111 downto 104) <= X"20";
  line4(103 downto 96)  <= X"20"; 
  line4(95 downto 88)   <= X"20"; 
  line4(87 downto 80)   <= X"20"; 
  line4(79 downto 72)   <= X"20"; 
  line4(71 downto 64)   <= X"20"; 
  line4(63 downto 56)   <= X"20"; 
  line4(55 downto 48)   <= X"57"; --W
  line4(47 downto 40)   <= X"61"; --a
  line4(39 downto 32)   <= X"74"; --t
  line4(31 downto 24)   <= X"20";
  line4(23 downto 16)   <= X"20";
  line4(15 downto 8)    <= X"20";
  line4(7 downto 0)     <= X"20";

line1_buffer <= line3 when switch_lines = '1' else line1;
  line2_buffer <= line4 when switch_lines = '1' else line2;
  --line3_buffer <= line1 when switch_lines = '1' else line3;

-- switch lines every second
  process(clk)
  begin
    if rising_edge(clk) then
      if timer = 0 then
        timer <= 100000000;
        switch_lines <= not switch_lines;
      else
        timer <= timer - 1;
      end if;
    end if;
      
  end process;
end architecture behavior;

ผลการทดลอง

รูปเมื่อให้ FPGA แสดงผล LCD

การทดลองที่ 4.2

สร้างวงจรดิจิทัลเพื่อส่งตัวอักษร 'a' ผ่าน UART

รายการอุปกรณ์

1. บอร์ด FPGA (Altra WARRIOR CYCLONE 3 EP3C10E144C) 1 บอร์ด

2. Byte Blaster II Cable หรือ USB Blaster Cable 1 ชุด
3.เครื่องคอมพิวเตอร์ 1 เครื่อง

แนวทางการออกแบบ

โค้ด VHDL

library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;

entity uart is 
 port(
  clk : in std_logic;
  pb_in : in std_logic;
  outp : out std_logic
 );
end uart;

architecture behave of uart is
 type state is (IDLE,STARTBIT,LOAD_DATA,ENDBIT);
 signal Next_state : state := IDLE;
 signal counter,i,index : integer :=0;
 signal tmp : std_logic;
 signal data : std_logic_vector(7 downto 0):="00111100"; --example data
begin
process (clk)
begin 
 if rising_edge(clk) then
  case Next_state is
   when IDLE =>
    tmp <= '1';
    if pb_in = '0' then
       i <= i+1;     
    else 
       if i > 1000 then --normal USER reactive
        Next_state <= STARTBIT;
     end if;
     i <= 0;
    end if;
   when STARTBIT =>
       counter <= counter+1;
     if counter < 5200 then --50MHz/9600baudrate per 1 bit 
     tmp <= '0';
     else
       counter <= 0;
     Next_state <= LOAD_DATA;
     end if;
   when LOAD_DATA =>
    if data(index) = '1' then
     if counter < 5200 then 
      tmp <= '1';     
      counter <= counter+1;
     else
      counter <= 0;
      index <= index + 1;
      Next_state <= ENDBIT;
     end if;
    elsif data(index) = '0' then
     if counter < 5200 then 
      tmp <= '0';
      counter <= counter+1;
     else
      counter <= 0;
      index <= index + 1;
      Next_state <= ENDBIT;
     end if;
    end if;
   when ENDBIT => 
      if (index = 8) then
       index <= 0;
     counter <= counter+1;
     if counter < 5200 then
      tmp <= '1';
     else
      counter <= 0;
      Next_state <= IDLE;
     end if;
    else
     Next_state <= LOAD_DATA;
    end if;
   end case; 
 end if; 
end process;
outp <= tmp;
end behave;

ผลการจำลองการทำงาน Model Sim